【通信】【行业深度】印制电路板深度：高端通讯PCB，科技新基建的基石( 三 )
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CPU厂商加快技术升级节奏以应对市场竞争 。 英特尔在去年的投资者会议中透露 ， 将于今年推出Cooper Lake-SP和Ice Lake-SP ， 并于21/22年推出Sapphire Rapids-SP(10nm)和基于下一代Xeon的Granite Rapids-SP 。 近年来在服务器CPU市场 ， AMD凭借技术突破快速扩张市场份额 ， ARM激进加码服务器领域 ， 为应对竞争压力英特尔将产品迭代周期从5~7个季度缩短至未来4~5个季度 ， 并显著提升技术升级节奏 。 将于Q2推出的Ice Lake-SP首次采用10nm工艺节点 ， 并能够支持PCIe4.0 ， 产品性能效率将大幅提升 。
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AMD另辟蹊径 ， 技术革新突破摩尔定律桎梏 。 19年AMD发布EPYC二代服务器CPU ， 凭借64核128线程 ， 7nm制程和对领先的PCI-E 4.0标准的支持 ， 以及远低于同类产品的成本 ， 一经发布便在全球服务器市场掀起了声势浩大的64核性能革命 ， 已经创造了超过140项的世界纪录 ， 是迄今为止性能最强大的X86处理器 。 在英特尔受限于摩尔定律带来的成本压力无法提升核心数量时 ， AMD另辟蹊径 ， 采用小芯片架构有效提升核心数量 ， 通过将CPU与IO单元分离 ， 用一个IO连接所有CPU核心 。 其创新性小芯片架构大幅缩减IO单元面积 ， 从而做到在控制成本的前提下大幅提升核心数量 ， 进而带动CPU性能大幅提升 。
三、高速板：基站及服务器PCB层数及性能要求提升 ， 考验高端PCB厂商设备及产能水平 高速板的诞生可以追溯到上世纪80年代 ， 当时主要指与普通板相比TTL更快 ， 路径更长的PCB产品 ， 早期主要用于IBM和Cray等公司设计和制造的大型计算机 。 通常如果一个数字系统的时钟频率达到或者超过50MHz ， 而且工作在这个频率之上的电路已经占到了整个电子系统一定的分量(如1／3) ， 即可称为高速电路 。 但在具体应用中高速不等于高频 ， 不能简单用MHz定义 ， 实际上高速设计和信号上升沿有直接关系 ， 高速PCB设计时需考虑有效频率 ， 当信号的上升时间和信号的传输延时可比拟的时候(如信号上升时间小于3~6倍传输延迟)才可称为高速设计 。
高速数字电路的设计主要研究互连对信号传播的影响、信号间的相互作用 ， 以及和外界的相互作用 。 与低速情况下的数字设计相比 ， 高速设计着重强调了数字电路之间用来传输信号的路径和互连 ， 从发送信号芯片到接收信号芯片间的完整的电流路径 ， 包括封装、走线、连接器、插座 ， 以及许多其他的结构 。
高速PCB生产过程较为复杂 ， 需综合考验企业的设计开发、品质管控能力 ， 且随着PCB板层数的提升 ， 对压机、钻机等核心设备的产能及技术水平要求也逐渐提升 ， 对企业的资本投入要求提升 ， 因此具备资本及技术积累的先发企业竞争优势明显 ， 目前国内仅深南、沪电、生益电子、崇达技术等头部厂商可实现高速板规模化生产 。
（一）5G基站建设带动高速PCB板需求快速增长
4G时代 ， 一个标准的宏基站主要由基带处理单元（Base Band Unit ， BBU）、远端射频单元( Remote Radio Unit ， RRU)和天线组成 。 远端射频单元（RRU）通过接口与BBU 通信 ， 完成基带信号与射频信号转换 。 RRU主要包括上、下行信号接口单元、处理单元、功放单元、低噪放单元、双工器单元等 ， 构成下行与上行信号处理链路 。 其中接口单元提供与BBU之间的接口 ， 发送基带IQ信号；下行信号处理单元完成信号上的变频、数模转换、射频调制等信号处理功能；上行信号处理单元主要完成铝箔、混频、模数转换等功能；功放及低噪放单元分别对下行和上行信号进行放大；双工器支持收发信号复用并对收发信号进行滤波 。
5G接入网架构相对于4G而言出现的重大技术变化之一是支持DU（分布式单元）和CU（集中单元）功能划分 ， 为满足大规模物联网（mMTC）、增强移动宽带（eMBB）和低时延高可靠物联网（uRLLC）等要求 ， 并提高资源利用率 ， 目前通信厂商普遍采用CU/DU分离方案 ， 即采用独立的DU设备和独立的CU设备 ， 按照3GPP的标准架构 ， DU负责完成RLC/MAC/PHY等实时性要求较高的协议栈处理功能 ， 而CU负责完成PDCP/RRC/SDAP等实时性要求较低的协议栈处理功能 ， 该架构有利于实现多连接、高低频协作、简化切换流程、利于平台开放 。
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