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[]DRAM的架构历史和未来

[]DRAM的架构历史和未来
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内存是计算机系统设计中的重要主题 。在IMEC ， 我们为独立以及嵌入式应用程序开发了多种新兴的内存技术 。包括用于高速缓存级应用的MRAM技术 ， 改进DRAM设备的新方法 ， 填补了DRAM和NAND技术之间空白的新兴存储器 ， 用于改进3D-NAND存储设备的解决方案以及用于归档类型应用的革命性解决方案 ， 以满足未来Zettabyte时代的内存需求 。
在本文中 ， 我将只使用基于动态随机存取存储器（DRAM）的存储器 ， 该存储器通常用作计算机系统中的主内存 。对于这种类型的内存 ， 我想从架构的角度出发 ， 以便更全面地认识它们 。在提供了一些背景信息之后 ， 我将研究不同的内存标准及其年代 ， 以确定一些常见的趋势和瓶颈 。
在探究不同的DRAM之前 ， 让我们基于O. Mutlu教授的演讲 ， 从基础知识开始入手 。
背景
【[]DRAM的架构历史和未来】存储单元：任何存储器都是使用存储单元建立的 ， 这是一种半导体结构 ， 仅存储1位 ， 因此得名 。对于DRAM存储器 ， 存储单元由一个电容器和一个晶体管组成 。电容器用于存储电荷 ， 晶体管用于访问电容器 ， 可以读取存储了多少电荷 ， 也可以存储新的电荷 。字线（wordline）始终连接到晶体管栅极 ， 控制对电容器的访问 。位线（bitline）连接到晶体管的源极 ， 可读取存储在电池中的电荷 ， 或在向电池写入新值时提供电压 。这种基本结构非常简单且体积小 ， 因此制造商可以在模具上加工大量此类材料 。一个缺点是单个晶体管不能很好地将电荷保持在小电容器中 。它将使电流从电容器泄漏或流向电容器 ， 从而随着时间的流逝而失去其明确定义的充电状态 。通过定期刷新DRAM存储器可以避免此问题 ， 这意味着读取存储器的内容并将其重新写回 。细心的读者可能还注意到 ， 当从电容器读取电荷时 ， 电荷消失了 。从DRAM单元读取值后 ， 应再次写入该值 。这就是将DRAM命名为“动态”的原因 。
存储单元可组合成大型的矩阵状结构 。长字线和位线彼此交叉 ， 并且在每个交点处处理一个存储单元 。在字线上施加电压会选择所有对应的单元 ， 这会将它们的电荷置于各自的位线上 。该电荷将非常轻微地改变每个位线的电压 。使用感测放大器可检测到这种轻微变化 ， 该结构将电压的小正变化放大到高电压（代表逻辑1） ， 并将电压的小负变化放大到零电压（代表逻辑0） 。读出放大器将逻辑值存储到称为行缓冲的存储器结构中 。行缓冲的作用就像是一个高速缓存 ， 其中保存的值只能是从单个字线上的存储单元中读取的值 ， 这个值在被读取后会在该存储单元中消失 。传感过程本质上是一个缓慢的过程 ， 电容器越小且位线越长 ， 该过程花费的时间就越长 。该传感时间决定了DRAM访问时间 ， 在过去的几十年中 ， 它一直保持着相同的值 。每一代DRAM的可用带宽不断增加 ， 是通过增加DRAM芯片中的并行性实现的 ， 而不是通过减少单元访问时间来实现的 。但是 ， 在深入探讨这个问题之前 ， 让我们看一下如何使用大量这些存储单元来构建内存系统 。我在这里描述的体系结构是针对使用内存模块的典型桌面系统的 。但对于其他DRAM类型 ， 或不使用模块的大多数架构 ， 也可以用相同的术语来描述 。
被用于处理器上的DRAM中有一部分逻辑专用于存储控制器 。这个逻辑负责处理从CPU到主存的所有访问 。处理器可以具有多个内存控制器 。内存控制器具有1个或多个内存通道 。每个存储通道均由命令/地址总线和数据总线（默认情况下为64位宽）组成 。我们可以在该通道上连接1个或多个内存模块 。每个内存模块由1或2个 rank组成 。rank包含许多DRAM芯片 ， 这些芯片组合在一起可以在每个周期内提供足够的bit以填充数据总线 。在正常情况下 ， 数据总线为64 bits ， 每个芯片提供8bits（所谓的x8芯片） ， 一个rank将包含8个芯片 。如果超过一个rank ， 则rank在同一总线上是多路复用的 ， 因此它们不能同时将数据放入总线 。每个rank芯片都是同步运行的 ， 这意味着它们始终执行的是完全相同的命令 ， 因此无法单独寻址 。这对于以下内容很重要:每个芯片由几个存储体（memory bank）组成 ， 如前文所述 ， 这些存储体是由具有字线、位线、读出放大器和行缓冲区的大矩阵位单元组成的 。由于每个芯片都是由排列整齐的芯片组成 ， 因此“存储体”一词也可以指同一rank的8个芯片上的8个bank 。在第一种情况下 ， 我们可能会使用“physical bank”这个术语 ， 而在后一种情况下 ， 我们更倾向于使用“ logical bank ”这个术语 ， 但这个术语在文献中的定义不是很明确 。


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