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三星|台积电5nm技高一筹 三星不服：疯狂投入想要逆袭( 二 )


此前的2D半导体芯片 ， 都是水平放置在硅表面上的 ， 而电流则沿着水平方向去流动 。得益于3D垂直设计 ， 新技术将有助于突破摩尔定律的性能限制 ， 以达成更高的能源效率 。
与当前的FinFET相比 ， VTFET 有望带来翻倍的性能、以及高达 85% 的效率提升 。此外 ， 由于降低了静电和寄生损耗（SS=69/68 mV/dec 且 DIBL= <30mV） ， VTFET有望提供出色的工作电压和驱动电流 。
研究人员使用VTFET制作了功能性环形振荡器（测试电路） 。结果发现 ， 与横向参考设计相比 ， 新技术可减少 50% 的电容 。
不过 ， 三星和IBM并没有给出VTFET技术的商业化和量产时间表 。
除了制程技术 ， 近期 ， 三星在芯片封装方面也有创新方案推出 。11月 ， 三星宣布 ， 已与Amkor Technology联合开发出混合基板立方体 (H-Cube) 技术 ， 这是其最新的 2.5D 封装解决方案 。
2.5D 封装使逻辑芯片或高带宽存储器 (HBM) 能够以小尺寸放置在硅中介层的顶部 ， H-Cube 技术采用混合基板与能够进行精细凸块连接的细间距基板和高密度互连 (HDI) 基板相结合 ， 以实现大尺寸的 2.5D 封装 。
随着HPC、AI 和网络应用细分市场对规格的要求不断增加 ， 随着安装在一个封装中的芯片数量和尺寸的增加或需要高带宽通信 ， 大面积封装变得越来越重要 。
对于包括中介层在内的硅芯片的附着和连接 ， 细间距基板是必不可少的 ， 但随着尺寸的增加 ， 价格会显着上涨 。当集成6个或更多 HBM 时 ， 大面积基板的制造难度迅速增加 ， 导致效率下降 。三星通过应用混合基板结构解决了这个问题 。
通过将连接芯片和基板的焊球间距比传统焊球间距减少 35% ， 可以将细间距基板的尺寸最小化 ， 同时在细间距基板下增加 HDI 基板 。此外 ， 为了提高H-Cube方案的可靠性 ， 三星应用了其专有的信号/电源完整性分析技术 ， 在堆叠多个逻辑芯片和HBM时 ， 可以稳定供电 ， 同时最大限度地减少信号损失或失真 。
【三星|台积电5nm技高一筹 三星不服：疯狂投入想要逆袭】综上 ， 三星在高层调整、投资、制程工艺和封装方面的全情投入 ， 就是要不断提升其竞争力 ， 以在与台积电的竞争中争夺主动权 。
稳健前行的台积电
台积电2021年资本支出达到300亿美元 ， 并拟定了3年共1000亿美元的投资计划 ， 其中八成将用于先进制程技术研发及产能建设 。
在全球范围内扩充产能方面 ， 三星与台积电在竞争 ， 不过 ， 从今年的情况来看 ， 三星似乎处在下风 。两家都将在美国建设新晶圆厂 ， 主要生产5nm制程芯片 。
但在美国以外 ， 台积电更加受追捧 ， 例如 ， 台积电已经与日本政府和索尼达成协议 ， 将在日本建设28nm和22nm制程晶圆厂 ， 最近还有消息传出 ， 德国也在积极地接触台积电 ， 很希望其在德国建设晶圆厂 。
制程工艺方面 ， 近两年 ， 7nm和5nm制程量产的成功与稳定 ， 帮助台积电赚得了更多了大牌客户订单 ， 且这些客户对台积电的依赖度不断提升 ， 在这方面 ， 三星则略逊一筹 。
苹果是台积电的第一大客户 ， 而且25.93%的份额遥遥领先其他所有台积电客户；第二大客户是联发科 ， 他们的订单营收占比5.8%；AMD排名第三 ， 近年来加大了与台积电的合作 。
7nm芯片及明年的5nm芯片订单都是台积电代工 ， 有消息称AMD已是台积电最大的7nm客户；高通排名第四 ， 份额3.9% ， 这主要是高通近年来将骁龙8系高端芯片代工交给了三星 ， 减少了在台积电的占比；高通之后是博通、NVIDIA、索尼、STM、ADI ， 以及Intel 。据悉 ， Intel明年有望用上台积电的3nm工艺 ， 比例会提升 。
4nm方面 ， 台积电于10月推出了N4P ， 做为台积电5nm家族的第3个主要强化版本 ， N4P的效能较原先的N5增快11% ， 也较N4增快6% 。相较于N5 ， N4P的功耗效率提升22% ， 晶体管密度增加6% 。同时 ， N4P藉由减少光罩层数来降低制程复杂度且改善芯片的生产周期 。


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