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『电子工程世界』技术文章—Arm内核解析


Arm 架构已经主导了当今嵌入式处理和计算市场 ， 但在过去的几十年里 ， Arm 架构却走过了漫长的道路 。 从20世纪80年代开始 ， 它起初是作为家用电脑处理器 ， 然后在20世纪90年代成为手机芯片的基础 。 如今 ， 在几乎所有技术细分市场 ， Arm都是一个强有力的竞争者 。 许多人认为 ， Arm 架构已成为 32 位或 64 位处理器的首选 。 由于这种广泛应用 ， 现在已经有成千上万种基于Arm架构的变体 。 了解这些内核彼此之间的不同是做出选择决策的重要一环 。
早在 2004 年 ， 最初的 Cortex 家族就使 Arm架构分化为三个内核产品组 ， 每个产品组都针对不同类型的应用 。 最早集成到芯片的是Cortex-M ， 它已成为基于Arm微控制器（MCU）生态系统的支柱 。 尽管Cortex-M系列首次推出的是基于版本7架构的内核 ， 但后来针对超低成本设备（即M0、M0+和M1）的新产品则是基于早期版本6架构 。 所有Cortex-M处理器仅执行Thumb指令集 。 另外两个系列被设计为支持Thumb和完整的A32指令集 。

『电子工程世界』技术文章—Arm内核解析
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【『电子工程世界』技术文章—Arm内核解析】

图1：Silicon Labs的EFM Tiny Gecko（小壁虎） 。
自推出以来 ， Cortex-M3已经得到许多MCU供应商的采用 ， Cortex-M3内核帮助这些MCU厂商定义其32位产品 。 现在市场可用的MCU包括相对简单但又具备高性价比的产品 ， 例如针对低功耗系统的Silicon Labs 的 EFM Tiny Gecko ， 以及赛普拉斯（Cypress）半导体的 PSoC5片上系统 ， 它使传统的MCU外设与高度灵活的可编程模拟功能结合在一起 。
随着MCU应用开始要求提供更高的数字信号处理（DSP）性能 ， Arm推出Cortex-M4以满足市场的需求 。 该内核可为浮点运算提供支持 ， 得到许多厂商的采用 。 一种常见的配置是将强大的Cortex-M4F内核与较为简单的Cortex-M0或Cortex-M0+整合在一起 ， 为用户提供高效的电源管理和资源分配 。
在赛普拉斯 PSoC6 或恩智浦（NXP）LPC5411x等器件中 ， M0+内核可以处理中断（interrupts） ， 使M4或M4F可自由处理 DSP 任务 ， 而不会产生中断 ， 从而能够最大限度地提高数据吞吐量 。 这种责任划分也使更强大的M4内核能够在活动突发之间进行较长时间睡眠 。 低功耗M0+ 可在相对有限的运行期间处理比较简单的系统管理任务 。

『电子工程世界』技术文章—Arm内核解析
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图 2：来自赛普勒斯半导体的 PSoC6 。
2014 年 ， Arm推出了M7内核 ， 将 Cortex-M 的性能提高到新的层级 。 此内核采用六级超标量（superscalar）流水线架构 ， 支持乱序操作 ， 并通过完整的浮点运算单元来进一步增强 。 意法半导体的STM32F730x8集成了M7内核、各种外设和公司专有的ART加速器技术（能够实现闪存的零等待状态执行） 。
Cortex-A
2005 年 ， 出于满足手机业务向智能手机和平板电脑方向发展的需求变化 ， Arm推出了Cortex-A家族的首个成员 。 Cortex-A 旨在提供一系列针对应用处理器定制的功能 ， 也为在服务器和其他高端计算系统中部署 Arm内核铺平了道路 。
Cortex-A 处理器与其他系列处理器之间的一个主要区别是支持分页内存管理单元（MMU） 。 Linux和类似的操作系统都需要MMU ， 因为它能够将程序及其数据在现实内存中映射到不同虚拟地址空间 ， 这提供了一定程度的安全保护功能 ， 可防止不同任务使用的数据被破坏 ， 此外还能够将物理内存视为大型缓存 。 尽管程序是动态加载和卸载 ， 它还能够避免内存碎片化引起的问题 。
使用分页虚拟地址的一个潜在缺点是它们可能干扰实时操作 ， 因此在Cortex-A处理器中增加了MMU ， 但在具有更强嵌入式系统功能的产品系列中却没有 。 Cortex-A架构从诞生之初的一个关键创新是TrustZone ， 由此可实现一个基于硬件的安全层 ， 如果没有所需的安全证书 ， 虚拟设备管理器（hypervisor）能够拒绝任何任务对处理器和内存某些部分的访问 。 TrustZone可将加密操作和其他敏感操作纳入受硬件防火墙保护的虚拟处理器 。


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