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#DeepTech深科技#晶体管密度有望提至7nm的两倍，台积电5nm技术论文频曝光

在过去的二十年中 ， 台积电（TSMC）一直沿着“摩尔定律”的方向稳健地进行着自己的突破：5年前 ， 台积电首次应用“FinFet”技术制造半导体器件 ， 带领我们走进16nm节点；两年之后 ， 台积电突破10nm ， 在2017年初实现了量产 ， 并成功应用于苹果的A11处理器 ， 这给台积电带来了巨大的收益；一年之后 ， 突破7nm量产 ， 跻身当今最为先进的半导体制程技术行列 。
就在去年3月份 ， 台积电开启了对于“5nm”节点的冲击 ， 进入到最后试产阶段的风险生产（riskproduction） ， 并计划在今年第二季度四月至五月完成研发 ， 但受到“COVID-19”疫情的影响 ， 完成的时间也许会往后顺延一段时间 。
#DeepTech深科技#晶体管密度有望提至7nm的两倍，台积电5nm技术论文频曝光
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（来源：WikiChipAnalysis）
【#DeepTech深科技#晶体管密度有望提至7nm的两倍，台积电5nm技术论文频曝光】虽然台积电并没有将5nm节点全部技术公开 ， 当然也不可能全部公开 ， 但是台积电近期在各大会议期刊上发布了诸多论文 ， 其中包括“ArmTechcon2019”、第65届IEEEIEDM会议、以及ISSCC2020等 ， 本文的讨论仅仅基于这些已经公开的文献来做解读 。
根据推测 ， 5nm技术将能在芯片中实现171.3MTr/mm2的晶体管密度 ， 相比之前7nm的91.20MTr/mm2 ， 是差不多两倍的关系 。 而在IEDM会议上 ， 台积电报告中指出5nm节点技术将会实现7nm节点1.84倍的晶体管密度 。
#DeepTech深科技#晶体管密度有望提至7nm的两倍，台积电5nm技术论文频曝光
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（来源：WikiChip）
从大方向上来说 ， 5nm节点技术的目标是高密度高性能“FinFet”半导体制程工艺 ， 并将广泛应用于手机SoC芯片以及高性能计算机群（HighPerformanceComputing）的应用 ， 正好契合如今火热的5G、人工智能等技术的发展 。
高通美国副总裁GeoffreyYeap博士在第65届IEEEIEDM会议上也指出 ， 一个典型的手机SoC芯片上承载的晶体管60%来自逻辑电路 ， 30%来自SRAM存储模块 ， 剩下10%来自模拟接口 ， 5nm技术将能够减小35%-40%的芯片大小 。
从器件功率和性能角度来看 ， 5nm技术下的半导体器件在同等功率下将比之前提高15%的速度 ， 或者说可以在70%的功率下达到相同的速度 。 另外 ， 对于7nm中采用的超低阈值电压（ultra-low-VT）技术 ， 5nm将采用极低阈值电压技术（extreme-LVT） ， 能有效减少器件的待机功率 ， 从而减小器件的能耗 ， 也使得5nm器件能够实现15%~25%的速度提升 。
#DeepTech深科技#晶体管密度有望提至7nm的两倍，台积电5nm技术论文频曝光
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图丨EUV极紫外技术的应用（来源：WikiChip）
由于晶体管的尺寸变小了 ， 所以用于光刻工艺的光刻光源技术就要升级 ， 根据所使用的光源的改进 ， 光刻机经历了5代产品的发展 ， 每次光源的改进都显著提升了光刻机所能实现的最小工艺节点 。
最初的两代光刻机采用汞灯产生的436nm“g-line”和365nm“i-line”作为光刻光源 ， 可以满足0.8-0.35微米制程芯片的生产 。 然后出现了248nm的KrF（氟化氪）准分子激光作为光源 ， 将最小工艺节点提升至350-180nm水平 。
台积电在7nm和7+nm工艺采用的是深紫外（DUV）工艺 ， 波长为193nm ， 使用的是第四代光刻机 ， 是目前使用最广的光刻机 ， 也是最具有代表性的一代光刻机 。 而在5nm节点 ， 台积电将采用极紫外（EUV）工艺 ， 波长为13.5nm ， 这也是台积电首次应用该技术 。 虽然台积电曾在7+nm工艺中尝试采用EUV工艺 ， 但是EUV工艺与之前节点采用的半导体技术都不兼容 ， 使得7+nm成为一个“孤儿” 。 但是 ， 5nm工艺作为7nm工艺的迁移 ， 有更充分的准备能够应用EUV技术 。
另一个佐证则是 ， 在IEDM的报告中 ， 台积电宣布此次应用于光刻工艺的掩膜将为81块左右 ， 较前次节点的少 。 其中掩膜则是光刻技术中的重要工具 ， 其作用类似于“滤镜” ， 合适应用掩膜能够在晶圆片上制造出各种各样的图案 ， 这也是制造芯片的重要步骤 。


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