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『电子工程世界』Gen3/Gen4接收端链路均衡测试—实践篇，PCIe( 二 )


【『电子工程世界』Gen3/Gen4接收端链路均衡测试—实践篇，PCIe】PCIe3.0的TP2校准的拓扑连接如图4所示 。 对于插卡的校准来说 ， 在其拓扑连接中采用的是两连接头的拓扑结构 ， 这是为了模拟真实的服务器背板的恶劣信道情况 。 整个参考信道是由图4（a）中的物理参考信道和SigTest通过软件嵌入的信道两部分组成 。
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『电子工程世界』Gen3/Gen4接收端链路均衡测试—实践篇，PCIe
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(a)(b)
图4PCIe3.0TP2校准拓扑连接：(a)插卡的校准(b)系统板的校准
完成了拓扑连接之后 ， 就可以进行PCIe3.0的TP2的校准了 。 在最终眼高/眼宽的校准过程 ， 通过调整Rj和DMSI ， 来达到最终的眼高/眼宽要求 。 这里存在的风险是：有时候协会提供的治具一致性较差；需要很大的Rj或DMSI才能够达到最终的眼高/眼宽要求 。 而这并不符合在真实的情况下的Rj和DMSI的情况 。
因此在PCIe4.0中TP2的校准修改了相应的校准策略 ， 引入了一个ISI板 ， 优先来调节参考信道的ISI值 ， 来对眼图进行调整 。 当眼图接近到最终的眼高/眼宽附近时 ， 再通过调整DMSI ， Sj和幅度来达到最终的眼高/眼宽 ， 并且DMSI ， Sj和幅度的调整范围做了限制 ， 从而能够比较真实地模拟现实中的情况 。
PCIe4.0的TP2校准的拓扑连接如图5所示 。 与PCIe3.0相比 ， 除了参考信道的末端嵌入了一个封装损耗之外 ， 其他的信道都是由真实的物理信道组成的 。 并且由于速率翻倍 ， 在拓扑连接中 ， 链路损耗的估算时必须要将连接线缆等的损耗计入在内 。 值得注意的是：封装损耗是在示波器之中嵌入的 ， 而不是在SigTest中 。 这个参考封装损耗是为了模拟真实情况下的芯片封装损耗 ， 由于RC芯片（RootComplex）的封装一般比EP芯片（Endpoint）的封装要大 ， 因此针对RC的参考封装损耗为5dB；而针对EP的参考封装损耗为3dB 。
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(a)(b)
图5PCIe4.0TP2校准拓扑连接：(a)插卡的校准(b)系统板的校准
如前所述 ， 在PCIe4.0的校准过程中 ， 需要参考信道的ISI值 ， 这就涉及到一个ISIpair的迭代过程 ， 整个迭代过程的起点是-28dB的端到端的损耗 ， 依据计算出来的眼高/眼宽来确定下一个ISIpair；端到端的损耗调整范围为-27dB~30dB 。 泰克公司的PCIeRx自动化软件能够提供链路端到端损耗的估算 ， 用户可以自行决定是否继续进行ISI迭代 。
进入环回模式
LEQ的测试对测试仪器提出了很高的要求 。 它要求测试仪器能够完成协议级别的动态应答和训练 。 在工业界中 ， 一般称这样的仪器为“协议感知”型仪器（Protocol-awareInstrument） 。
泰克公司的BSX系列误码仪就是这样的一种协议感知型仪器 ， 支持的速率最高可到32Gbps；可以支持多种标准协议 ， 例如PCIe3.0&4.0&5.0、USB3.1&3.2等 。 另外 ， 用户还可以通过自带的PatternSequencer功能完成各种自主开发的标准的测试 。
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图6泰克公司的协议感知型误码仪：BSX系列
对于PCIe3.0&4.0来说 ， 从状态机的角度 ， 有两种方式进入环回模式 ， 如图7所示：
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